Intel est une entreprise en difficulté : TSMC, Apple et d'autres rivaux dépassent sa technologie de puce, et la loi de Moore, littéralement créée par le fondateur d'Intel, commence à donner des maux de tête au fabricant de puces.
Cependant, un brevet découvert par l'utilisateur de Twitter @Underfox3 a révélé que la société pourrait bien développer un plan : empiler des transistors les uns sur les autres pour de meilleures performances dans moins d'espace. Maintenant, bien sûr, ce n'est qu'un brevet : les entreprises brevettent tout le temps des choses bizarres et stupides pour diverses raisons, très probablement pour empêcher leurs concurrents d'obtenir un avantage.
Mais il y a quelque chose d'intéressant dans le fait qu'Intel réfléchisse au problème de la façon de presser plus de puissance dans des espaces de plus en plus petits, à savoir, si cette conception se concrétise, Intel pourrait envisager des processus inférieurs à 2 nanomètres (nm).
Brevet : Stacked Forkblade Transistors - Intel "La combinaison de transistors nanostrip empilés à grille divisée avec une paroi diélectrique à alignement automatique peut éventuellement conduire à une architecture CMOS à fourche empilée 3D à l'échelle finale. (...)" Plus de détails : https:// t.co/bJjuD7rlRH pic.twitter.com/ZZvYLNAedW13 janvier 2022
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Intel appelle la conception "transistors à lame de fourche empilés" et vous pouvez voir pourquoi : les transitions seraient empilées les unes sur les autres.
Comme l'explique Intel : "Un premier dispositif à transistors comprend un premier empilement vertical de canaux semi-conducteurs adjacents à un bord du squelette. Un deuxième dispositif à transistors comprend un deuxième empilement vertical de canaux semi-conducteurs adjacents au bord du squelette. Le deuxième dispositif à transistors est empilés au-dessus du premier dispositif à transistors. »
Le résultat final de cette demande de brevet extrêmement ringard est qu'Intel pourrait créer une architecture CMOS 3D empilée verticalement, permettant un nombre de transistors plus élevé par rapport aux architectures actuelles, un énorme coup de pouce pour l'entreprise. La société note cependant que, dans l'état actuel des choses, les limites sont "écrasantes".
Il est impossible de dire exactement quel type de gain de performances la conception d'Intel pourrait atteindre, et la société ne spécule évidemment pas, mais le passage de TSMC d'un processus de 5 nm à un processus de 3 nm a entraîné des gains de performances de 10 % à 15 % en utilisant jusqu'à 30% d'énergie en moins.
Que ce brevet entre ou non en production, il est intéressant de voir comment Intel résout le problème de savoir comment extraire plus de puissance avec moins, d'autant plus que la société entame sa transition sous la direction du nouveau PDG Pat Gelsinger. Un processus inférieur à 2 nm changerait la donne, alignant Intel sur les processeurs incroyablement impressionnants de la série M1 d'Apple.
Grâce au matériel de Tom